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全球半導體產業持續成長，人工智慧、物聯網、智慧家庭、駕駛輔助系統及5G需求，晶片作為產業的基礎扮演關鍵角色，未來 3-5 年半導體產業將有巨大的晶片需求及市場機會。

台灣IC產業上下游產業鏈完整，從上游的IC設計(聯發科、聯詠等)，到中段的IC製造(台積電、聯電等)，到後端的IC封測(日月光、矽品、力成等)，專業分工模式獨步全球。依據經濟部統計處資料， 2018 年國內半導體相關業者總營收達3.1兆元新台幣，較2017年2.9 兆元成長5.9%。其中台積電的代工製造佔比最大(47.1%)，全球半導體排名第四，已有2.5D IC量產如協助蘋果(A10、A11處理器)、賽靈思（Xilinx FPGA）、Nvidia( P100 GPU)等產品開發，3D IC系統封裝也規劃2021進行量產，佈局高性能運算、智慧型手機、汽車與物聯網應用四大技術平台，近期並延伸在資料中心CPU、AI 加速器等涵蓋廣泛市場。

而下游封測代工，台灣佔全球近五成，為全球第一，國內2018年營收4,602 億元新台幣，成長3.4%。日月光與矽品合併後設立的控股公司，主要應用包含中高階伺服器、資料中心、FPGA 晶片、GPU封裝、RF-IC封裝，力成也積極發展面板級扇出 (panel-level fan-out) 封裝產能。但近年中國大陸封測廠以併購及擴充先進封測產能方式快速提升全球市佔率，2018年已達22%，為台灣最大的威脅。台灣必須拉高新技術新應用的門檻，結合良率的提升，才能保有長期優勢。

隨著新產品不同節點尺寸、不同功能及不同材料間的異質整合創新，製程技術與檢測的挑戰同時提高。要生產新一代晶片，越來越仰賴製程與製程控制間的相互搭配，才能確保晶片成品達到客戶要求的良率與性能，其中檢測設備扮演關鍵角色。由於製程良率的提升需藉助檢測設備看到問題，才能擬定製程改善的方向，所以高階檢測設備與製程know-how連結將相當重要。故因應產業關鍵檢測需求，本專輯從上游不同基板晶圓翹曲量測、晶片阻值快速分析，到中游黃光製程 3D 堆疊的誤差量測，到下游元件晶片SiP封裝所需要的多自由度量測，依序介紹四項新檢測技術的發展。

因寬能隙材料如SiC以及GaN的應用逐漸受到矚目，然而此兩種材料與矽基板的晶格匹配差異頗大，廠商採用厚度更厚的矽晶圓來增加基板剛性，以及調整製程參數來降低晶圓翹曲。所以翹曲的快速量測，及不同晶圓阻值的篩選，變得非常重要。故專輯在“晶圓翹曲量測技術”一文中，首先介紹全域晶圓翹曲量測方法，此方法較既有的彩色共焦、掠角干涉儀速度快非常多，適合應用於線上檢測，且精度亦符合晶圓翹曲量測需求。同時在“晶圓非接觸電阻率量測技術”一文中，介紹非接觸Eddy current量測電阻率的新設計，因較接觸式量測速度快很多且不怕震動，可大幅應用於晶圓快速分類。

另外三維堆疊製程中晶圓堆疊的好壞，是影響下一道製程的關鍵點，既有技術需將其疊對圖樣置於影像中央，以0度和180度兩張影像計算疊對偏差，所以量測速度慢，無法滿足客戶需求。專輯在“半導體製程疊對偏差及關鍵尺寸光學量測技術”一文中，將介紹疊對偏差技術，因不需將其疊對圖樣置於影像視野正中央，亦可計算疊對誤差，可大幅減少計算時間，且大幅降低系統誤差，而可即時回饋產線修正製程參數。

在SiP技術中，多晶片封裝(Multi-chip Package, MCP)、晶片堆疊(Stack Die) 與PiP (Package in Package)等三維結構製程，利用結構的立體堆疊縮小晶片體積且提高元件密度，以符合小型化與高效能等需求。但目前並沒有SiP立體封裝的多維對位技術，限制了高階封裝製程能力。故專輯在“晶片結構六自由度量測技術”一文中，將介紹2D/3D共光路光學系統技術及位移傾角融合演算法技術，應用於產線解析元件封裝在基板時的位置及角度偏差，此方法將可大幅提高SiP晶片內部功能元件相對基板的組裝精度，提供了奈米多軸對位的新一代量測技術。

過去數年間，政府主要將心力投注在半導體設備本土化計畫，獲得初步的成效，已大幅提升封裝設備自給率。不過由於半導體加速推進至先進製程開發，製造複雜度不斷精進，因此對於國內設備廠來說，要打入半導體的供應鏈仍相當困難。加上研發半導體製程設備需要長時間與龐大的資金投入，因此產業界與政府政策、資金挹注更需要緊密的配合。相信到2025年半導體設備自給率可由目前的5%成長到目標20%。 

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